블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-3/ [Verilog] UART RTL design 3 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Rx controller와 Clock generator를 설계하고 top integration하여 설계를 마무리합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-2/ [Verilog] UART RTL design 2 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Clock generator와 Tx controller의 설계 과정, 그리고 FSM(finite-state machine) 개념을 설명합니다.rtlearner.com

블로그 새로 개설했습니다. https://rtlearner.com/verilog-timer-rtl-design/ [Verilog] Timer RTL design - RTLearnerVerilog를 이용한 Timer RTL design 과정에 대해 설명합니다. Block diagram, register map, rtl code, 검증 과정을 상세히 설명합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-apb-interface-design/ [Verilog] 실전 2 - APB interface design - RTLearnerAPB interface를 Verilog로 설계합니다. Register setting에 대한 이해와 실제 testbench 예시를 들어 이해할 수 있도록 설명합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-apb-interface-intro-bfm/ [Verilog] 실전 1 - APB interface intro, BFM - RTLearnerAPB interface에 대해 대략적으로 설명합니다. Verilog로 설계한 APB interface를 검증하기 위한 APB BFM(Bus functional model)에 대해 설명합니다.rtlearner.com

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블로그 새로 개설했습니다.https://rtlearner.com/verilog-syntax-2/ [Verilog] 문법 2 - 인스턴스(Instantiation), 플립플롭(Flip-Flop)과 래치(Latch) - RTLearner베릴로그(verilog) 기본적인 문법에 대해 설명합니다. 인스턴스화(Instantiation), clock과 reset, 플립플롭(Flip-Flop)과 래치(Latch)에 대해 설명합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-syntax/ [Verilog] 기본 문법 - RTLearner베릴로그(verilog) 기본적인 문법에 대해 설명합니다. Verilog의 기본 구성과 절차 할당(initial 문, always 문)과 연속할당(assign)에 대해 설명합니다.rtlearner.com

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