블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-3/ [Verilog] UART RTL design 3 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Rx controller와 Clock generator를 설계하고 top integration하여 설계를 마무리합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-2/ [Verilog] UART RTL design 2 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Clock generator와 Tx controller의 설계 과정, 그리고 FSM(finite-state machine) 개념을 설명합니다.rtlearner.com

블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-1/ [Verilog] UART RTL design 1 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Block diagram, register map을 설명하고 이를 기반으로 APB interface를 설계합니다.rtlearner.com

블로그 새로 개설했습니다. https://rtlearner.com/verilog-timer-rtl-design/ [Verilog] Timer RTL design - RTLearnerVerilog를 이용한 Timer RTL design 과정에 대해 설명합니다. Block diagram, register map, rtl code, 검증 과정을 상세히 설명합니다.rtlearner.com