베릴로그 실전 - UART (2) FSM, Tx controller 블로그 새로 개설했습니다.https://rtlearner.com/verilog-uart-rtl-design-2/ [Verilog] UART RTL design 2 - RTLearnerVerilog를 이용한 UART RTL design 과정에 대해 설명합니다. Clock generator와 Tx controller의 설계 과정, 그리고 FSM(finite-state machine) 개념을 설명합니다.rtlearner.com 프로그래밍/Verilog 2024.08.26