- 문제 발생 System verilog 파일을 받아서 FPGA 합성을 돌리고 test를 진행했습니다. 그런데 자꾸 에러가 발생하는데 그 원인이 모듈 하나가 아예 빠진 것 같더라구요;; 그래서 Vivado에서 source 목록을 확인해 봤는데 source에는 제대로 import 된 모듈들이 Synthesis 후 netlist 목록에 없는 것을 확인했습니다. 무슨 이유인지 모르겠지만 합성과정에서 Vivado tool이 아예 날려버린 것 같더라구요;; - DONT_TOUCH로 해결 Vivado tool이 모듈을 날리지 못하게 처리하는 방법이 있습니다, 바로 DONT_TOUCH인데요, 아래 링크로 가시면 예제를 확인해보실 수 있습니다. https://docs.xilinx.com/r/en-US/ug901-viv..